為什麼 IC Design 需要一個 AI-Native 的開放平台 — 並邀請你加入這場重寫 IC Design 的開源運動
Design chips with natural language. From your first prompt to production-ready GDS — fully AI-driven. No IC design experience required.
— vibeic.ai 首頁標語
一、整個 IC Design 產業，被三道高牆鎖死了二十年
如果你今天有一個想法，想做一顆晶片，你會立刻撞上三道牆。
第一道牆叫經驗門檻。傳統 IC Design 的入行成本是「十年起跳的養成」——你要懂 Verilog、SystemVerilog，要會 RTL coding style,要熟悉 lint、CDC、formal、STA、DFT，要分得清 Yosys 跟 Design Compiler 的差別，要 debug 自己看不到的 setup violation，要懂 PnR 為什麼會 congestion，要記得 DRC、LVS、PERC、IR-drop、EM、antenna、ATPG 一長串簽核項目。沒有十年，連跟 EDA 工具對話都做不到。
第二道牆叫工具成本。一套商業 EDA tool chain（Cadence / Synopsys / Mentor）授權費動輒一年 $100 萬美金以上，PDK 受 NDA 鎖住，光是「能不能 run synthesis」就先排除了 99.9% 的開發者。
第三道牆叫時間與資本。傳統設計流程從規格到 tapeout 至少 6–12 個月，一次 MPW shuttle 動輒 10 萬美金，多 spin 一次直接破產。整個產業變成只有資本巨頭與大企業玩得起的遊戲。
這三道牆共同決定了一件事：IC Design 是地球上少數還停留在「手工業」階段的尖端領域。我們的 SaaS 同行用 Cursor + Claude 一天可以從零做出一個產品，但要做一顆晶片，全世界只剩幾百家公司有資格進場。
vibeIC 存在的理由就是：這三道牆，AI 已經足以拆掉了。
二、AI 真的能設計晶片嗎？答案是：可以，但要做對基礎建設
過去兩年市場上出現過很多「AI for chip design」demo，多數是把 LLM 接到 RTL 生成接口，做出一個 toy ALU，發 paper 然後消失。問題從來不在「LLM 能不能寫 Verilog」——可以，而且寫得越來越好。問題在於：
- 設計流程不是寫 Verilog 而已。完整一顆晶片要走 33 個 canonical step、要有 Phase 1 (spec) / Phase 2 (RTL+verify) / Phase 3 (signoff)，每一步都會錯，每一步都需要可重現的 evidence。
- EDA 工具不是 chat 接口。Yosys、OpenROAD、KLayout、ngspice、Magic、xschem、Verilator、SymbiYosys、cocotb——每個工具有自己的 CLI、自己的 log 格式、自己的失敗模式。LLM 看不到工具狀態，就無法閉環。
- 硬體驗證不是寫 testbench 完事。一個能 simulate pass 的 RTL，到了 FPGA 上不會跑、到了 silicon 上更不會跑。沒有 device-in-the-loop，AI 永遠在沙盒裡打高分。
所以 vibeIC 的設計觀念從一開始就跟「LLM-as-Verilog-generator」這條路線完全分道揚鑣。我們要建的不是一個 prompt template，是一個讓 AI 有手有眼可以摸到真實硬體的整套基礎建設。
三、vibeIC 對應到三道牆的三個答案
| 傳統 IC Design | vibeIC |
|---|---|
| 需要 10+ 年經驗 | 任何人，用自然語言描述需求 |
| EDA 工具年費 $100 萬美金以上 | 開源 EDA 工具，Docker 一行起 (hpretl/iic-osic-tools) |
| PDK 被 NDA 鎖住 | GF180MCU + SKY130 全公開，支援 custom PDK |
| 設計週期 6–12 個月 | 2–3 個月含 tapeout |
| Tapeout 成本 $10 萬美金以上 | $10K via Efabless chipIgnite，$100–300 via Tiny Tapeout，Open MPW 免費 |
這不是行銷話術，是工程選擇的直接結果。我們把所有 EDA 工具用 hpretl/iic-osic-tools:latest 這個約 22 GB 的 Docker image 打包；用 GF180MCU 跟 SKY130 兩個開源 PDK 作為主要支援目標；用 MCP（Model Context Protocol）把 EDA tool 包裝成 LLM 可呼叫的 protocol；用 Efabless chipIgnite shuttle 把 tapeout 拉到 $10K 等級。把這些選擇加在一起，門檻就垮了。
四、vibeIC 的核心 doctrine：Dual Organic Growth
vibeIC 最特別的設計哲學叫做「Dual Organic Growth — Standing on Giants」（雙重有機成長——站在巨人的肩膀上）。它是我們的長期理論基礎：
第一軸——AI Giant Grows（一般能力）：我們建在世界上最強大的 AI（Claude）之上。每當底層模型推進一代，vibeIC 的對話、規格抽取、RTL 生成、bug debug 能力都自動跟著進化。我們騎在巨人身上，巨人長大，我們就跟著長大。我們不會花時間做「自己的 LLM」這種事，那是浪費。
第二軸——Opensource Community Deepens（領域專長）：350 個 deterministic programs 來自真實世界的 bug 復盤——每一支程式預防一整類的錯誤。50 個 AI skills 每個都是某個設計階段的領域專家。213 條 structural-RTL gate 是用真實晶片 bring-up 流血換來的領域知識。這些 deterministic 部分跟 LLM 互補:LLM 負責創意與生成，deterministic programs 負責「不准虛報」的把關。
把兩條軸加在一起：AI 能力曲線 × deterministic IC 知識曲線，整個平台會隨時間複利成長，而且我們不需要重寫程式碼就能享受底層模型升級帶來的紅利。
這是 vibeIC 跟其他 AI EDA 嘗試最關鍵的分水嶺：別人在試圖取代EDA 工具，我們選擇包覆EDA 工具；別人在 fine-tune 自家小模型，我們選擇站在最強模型上面寫 deterministic gate。兩種路線在長期是天差地遠的兩件事。
五、為什麼選擇 Open Source、為什麼選擇 MIT、為什麼選擇 Plugin
走到這一步，可能會有人問：你做出這套東西，為什麼要免費開源？
答案有三層。
第一，這個產業需要被打開。如果 vibeIC 變成另一個 closed-source SaaS，我們不過是把 Synopsys 換成 vibeIC——並沒有真正改變 IC Design 的結構問題。要真正讓全世界的人都能設計晶片，工具本身必須在 MIT 授權下、在 GitHub 上、任何人都能 fork。
第二，Community 是 deterministic gate 的最佳來源。每一個來自外部的 bug 復盤、每一個來自 vendor 的 device manifest、每一個來自 IP house 的 ip_metadata，都讓 vibeIC 變強。一個人寫不出 350 個 deterministic program，但 1000 個人各寫一個 chip-AGNOSTIC gate 就可以。
第三，Plugin 才是真正的 Open Platform 架構。我們不是「公開 source code 給你看」，我們是「給你一個 manifest schema，你把自己的 device、IP、EDA tool 包成 plugin，丟進 marketplace，全世界 vibeIC 使用者立刻可以用」。Vendor 不需要等我們審核 PR、不需要等我們發版，自己 ship plugin 自己負責。
這套設計直接對應到我們在 /platform.html 上公開的五大擴充面：Device Hardware、EDA Tools、IC IP Blocks、Partner Plugins、Community Backlog。每一個都是 plugin entry point。
六、目標族群——不是只給 IC 工程師
很多人聽到「IC Design 平台」會自動假設使用者是資深 IC 工程師。我們的設計目標完全不是這樣。
vibeIC 想服務的對象是：
- 有想法、有 product idea，但沒有 IC 設計背景的創業者。你不需要會 Verilog，你只需要會描述「我想要一顆溫度感測 IC，I2C 介面，12-bit 解析度，需要 alert 輸出，SOIC-8 封裝」。
- 想做 hardware project 但被 ASIC tooling 嚇退的學生與 maker。Tiny Tapeout $100–300 的成本+vibeIC 的 AI 流程，是真的能 tapeout 一顆屬於自己的晶片。
- 想擴展 SaaS 用戶範圍但被工具門檻擋住的EDA / Foundry / IP vendor。把你的工具寫成 plugin，立刻接觸到所有 Claude Code 使用者。
- 想驗證新製程、新 PDK、新 design methodology 的學術研究者。整套流程開源、可重現、有 1902 個 pytest case 保證行為一致。
平台的設計目標不是「讓 IC 工程師更有效率」，是「讓不是 IC 工程師的人也能設計 IC」。這是兩個完全不同的市場，後者大上百倍以上。
七、給讀者的承諾
接下來九篇文章，我會逐一拆解這個平台的每個關鍵設計：
- 完整的三階段閉環怎麼運作（02）
- MCP EDA Server 怎麼把 46 個工具暴露給 LLM（03）
- Device framework 怎麼讓 vendor 一個 JSON 就接入（04）
- FPGA + Camera + Scope 三個 instrument 同時被一個 AI 控制的真正閉環（05）
- 350 個 deterministic program 跟反虛報 doctrine（06）
- 一次 36 次 FAIL 的真實戰役怎麼讓我們發現自己的 governance hole（07）
- 從 30/30 到 0/10 的 Phase-1 驗證——一場誠實面對自己的訓練實驗（08）
- 五大擴充面、Plugin schema、chip-AGNOSTIC by code（09）
- 為什麼這一切要 MIT 開源，跟我們對 community 的承諾（10）
每一篇都有具體的 commit hash、檔案路徑、版本號做佐證。沒有 hype，沒有 vapor，沒有「在不久的將來」。所有引用的功能都已經在 github.com/reyerchu/AI_IC_design 上跑、有 test、有 release（最新版 v1.6.32，2026-05-08）。
vibeIC 的目標只有一句話：
Lower the barrier from decades of training to a conversation.
讓 IC Design 從十年訓練的特權，變成一段對話的能力。
八、邀請你加入 — 我們現在缺的，是你
這不是一個一個人能完成的工程。
vibeIC 的設計哲學就寫得很清楚：「一個人寫不出 350 個 deterministic program，但 1000 個人各寫一個 chip-AGNOSTIC gate 就可以」。整個平台是為了 community contributor 設計的——plugin schema、MIT 授權、marketplace、chip-AGNOSTIC by code，全都是給「你」用的基礎建設。
如果你是下面任何一種人，請聯絡我：
🛠 IC / EDA 老兵（10+ 年經驗）
你流血換來的 know-how 不該只留在你自己腦子裡。
- 把你那些「踩過才知道」的 bug pattern 寫成 deterministic program
- 把你熟悉的 EDA flow 包成 MCP plugin
- 把你做過的 IP block 包成 ip_metadata plugin
- 你的領域知識會在 vibeIC 上被 1000 個年輕人重新使用，不再只是「跟著你退休」
💻 AI / SaaS 工程師
你不需要懂 IC，你的能力剛好補我們的洞。
- MCP server 擴充、tool wrapping
- Plugin marketplace 前後端、developer UX
- 觀測、debugging UI、conversation analytics
- 這是把 Cursor 那套體驗帶到 silicon 上的第一次機會
🎓 學生 / 想跨進 IC 的人
你是最有資格使用 vibeIC 的人。
- 拿 SKY130 / GF180MCU + Tiny Tapeout（$100–300）做出你的第一顆晶片
- 把 bring-up 過程的 bug 變成 contribution
- 我們有 1902 個 pytest case + 350 個 deterministic program，你可以從修第一個 failing test 開始
🏭 EDA / Foundry / IP / Device Vendor
你不需要把產品公開，你只需要 ship 一個 plugin。
- 你的 device → device manifest plugin
- 你的 IP → ip_metadata plugin
- 你的 EDA tool → MCP wrapper plugin
- 你 ship plugin，全世界 vibeIC 使用者立刻可以呼叫你的工具
九、我們現在最缺什麼（具體版）
不要客套，講實話：
| 優先 | 缺什麼 | 為什麼缺 |
|---|---|---|
| 🔴 P0 | 更多 Device plugin（sensor、driver IC、power management） | 目前只有 3 個 vendor 案例，需要更多 reference 驗證 plugin schema 通用性 |
| 🔴 P0 | GF180MCU + SKY130 之外的 PDK adapter | 目前 chip-AGNOSTIC by code，但需要真實第三個 PDK 來壓力測試 |
| 🟠 P1 | Tiny Tapeout flow 的 end-to-end demo | 我們宣稱 $100–300 可以 tapeout，需要真實使用者跑完一次的案例 |
| 🟠 P1 | 更多 deterministic gate 從 bug 復盤（特別是 analog / mixed-signal） | 目前 350 個多偏 digital，analog 領域知識嚴重不足 |
| 🟡 P2 | Developer documentation / tutorial 翻譯 | 中→英、技術文件→入門文件 |
| 🟡 P2 | 影片、demo、教學內容 | 文字內容已經夠多，視覺化內容嚴重不足 |
十、怎麼開始
最低成本的參與順序：
- 看一下 repo：github.com/reyerchu/AI_IC_design，給個 Star，跑一次
make test - 加入討論：在 GitHub Issue 開一個 Introduction，告訴我你是誰、你想做什麼
- 挑一個 plugin 起手：從
/platform.html五大擴充面挑一個你最熟的領域 - 聯絡我：
- X / Twitter: @vibeic_ai（待開） - Email: reyer@vibeic.ai - 中文社群：FB 「vibeIC」官方頁（待開） - 我的私人 FB：Reyer Chu（最快回應）
我們不是在做一個產品，我們在重寫 IC Design 的開發者體驗。如果這篇文章打到你，現在就是參與的最好時機——這個平台還小到你的 contribution 會明顯看得到、影響得到。
下一篇文章（02），我會帶你看完整三階段閉環怎麼運作——從一句 prompt 到 silicon 的整條路徑。
— Reyer Chu / vibeic.ai